AMD ha desgranado su arquitectura Zen 6 tras la presentación de sus EPYC 9006 Venice, y sus novedades afectan a buena parte del recorrido que siguen las instrucciones dentro del procesador. La compañía modifica cómo se preparan, cómo se ejecutan y cómo reciben sus datos, además de renovar la infraestructura que conecta los chiplets con la memoria y los dispositivos. Los cambios son amplios, lo que ha hecho de Zen 6 un salto impresionante como arquitectura, de ahí los datos de rendimiento publicados.

Los EPYC Venice permiten conocer estos cambios mediante las diapositivas de AMD, las cuales y para ser honestos, son impresionantes en cuanto a cantidad de cambios, sin ser una arquitectura nacida de cero, ni mucho menos, sino continuista con el concepto, novedosa en la ejecución. Hay una novedad especialmente interesante: Zen 6 y Zen 6c empiezan a diferenciarse dentro del propio motor de ejecución, ampliando la especialización de ambas variantes, lo cual, acerca el modelo conceptual de arquitectura a lo que hace y tiene Intel.

Zen 6, como arquitectura, mantiene la base de Zen 5, pero revisa cómo alimenta y aprovecha el núcleo con grandes cambios

Para entender esta arquitectura, podemos dividir el núcleo en tres partes tradicionales, las cuales, si nos sigues desde hace años, sabrás diferenciar fácilmente: Frontend, EE y OoO con cachés. A modo introductorio rápido el Frontend busca y prepara las instrucciones; el Execution Engine realiza las operaciones; y el sistema de cachés y memoria suministra los datos. Entre ellas trabaja el Out-of-Order Engine, que permite adelantar instrucciones disponibles mientras otras esperan.

El rendimiento depende de que todas esas partes se entiendan. Una unidad de cálculo puede estar libre porque no recibe instrucciones, porque estas dependen de resultados anteriores o porque faltan datos. Zen 6 introduce cambios en varios de esos puntos para mantener más trabajo en marcha, optimizando la pipeline de ejecución y los hits en caché.

AMD, aunque conserva elementos importantes de Zen 5 como las seis ALU y la capacidad de ejecutar determinadas operaciones vectoriales de 512 bits, no se podía quedar ahí, y por ello mejora el aprovechamiento del Frontend, refuerza recursos concretos de ejecución y modifica la organización interna. También elimina recursos cuyo coste considera poco rentable, lo que comúnmente conocemos como una vuelta de tuerca total a la arquitectura para Zen 6.

La otra pieza es la diferenciación entre microarquitecturas de núcleo, es decir, entre Zen 6 y Zen 6c. Aunque comparten buena parte de su funcionamiento, el núcleo denso (Zen 6) incorpora estructuras mayores para mantener instrucciones y cargas pendientes. Esto encaja con una orientación distinta de ambos diseños, aunque el resultado seguirá dependiendo de cada aplicación.

Frontend: un hilo puede aprovechar ambos bloques de decodificación por primera vez en la arquitectura

La primera mejora está en los Decode Clusters, los bloques que traducen instrucciones x86 en operaciones que puede manejar el núcleo. Zen 5 ya disponía de dos, pero un hilo aprovechaba de forma efectiva uno de ellos. Zen 6 permite utilizar ambos para un mismo hilo, así que no hace falta saber de arquitectura para entender que el salto aquí es impresionante.

Esto amplía los recursos disponibles para preparar instrucciones, eso sí, no significa duplicar automáticamente el rendimiento, ya que después hay que distribuir esas operaciones, conseguir sus datos y ejecutarlas. Ojalá fuese tan sencillo, sería espectacular, pero no.

AMD con Zen 6 también mejora el comportamiento del Branch Predictor, el predictor de saltos, para su arquitectura. Su función es anticipar qué camino seguirá el programa para que el procesador pueda avanzar antes de resolver una condición. Las pruebas que se están viendo ya online encuentran una precisión similar a la de Zen 5, junto con mejoras de velocidad, así que aunque hay un salto, no es tanto como el del Decode Clusters.

Zen 6 mejora el procesamiento de dos saltos por ciclo cuando el código permanece en la caché L1 de instrucciones. Además, se muestra una penalización temporal menor cuando las predicciones fallan, que parece poca cosa, pero es de lo que más tiempo cuesta en un procesador actualmente. En ese caso, la CPU debe descartar trabajo y retomar el camino correcto, por lo que reducir la espera ayuda a recuperar la actividad.

Execution Engine: mejor aprovechamiento de las ALU y refuerzo de VNNI y las cargas vectoriales

Una vez preparadas las instrucciones, los Integer Schedulers, los planificadores de enteros, gestionan las operaciones pendientes y las envían a ejecutar. El análisis de las diapositivas de los rojos describen una reorganización de estos recursos respecto a Zen 5.

Zen 6 mantiene seis ALU (Arithmetic Logic Units), encargadas de operaciones aritméticas y lógicas. Las pruebas de sumas muestran que consigue aprovecharlas mejor y acercarse más a su máximo teórico. Es una mejora observada en ese escenario, sin que podamos atribuir el mismo incremento a todas las operaciones enteras.

También recupera el NOP Pairing, el emparejamiento de instrucciones NOP. Estas no modifican los datos, así que hablamos de una optimización de su tratamiento interno, sin confundirla con un aumento equivalente del cálculo útil.

Un refuerzo más concreto llega con VNNI (Vector Neural Network Instructions). Las unidades pasan de dos a cuatro, aumentando el caudal de estas operaciones enteras vectoriales, utilizadas en tareas como la inferencia cuantizada. La duplicación afecta a este recurso, no a toda la ejecución vectorial ni a cualquier aplicación de IA, no iba a ser todo tan bonito.

Las Vector Loads, o cargas vectoriales, también mejoran. Zen 6 puede realizar cuatro cargas de 256 bits por ciclo, frente a dos en Zen 5. Las de 512 bits mantienen dos por ciclo, permitiendo que ambas anchuras alcancen un máximo de 128 bytes por ciclo, lo cual, para IA es realmente un paso brutal adelante.

Pero también hay recortes, ya que los multiplicadores enteros pasan de tres a dos porque, según AMD, el tercero no justificaba su coste en superficie. El caudal de PDEP y PEXT, instrucciones de manipulación de bits, también baja de tres a dos por ciclo. Son compromisos que forman parte del diseño junto a sus ampliaciones, el equilibrio es la clave, los costes son definitorios, el silicio es finito y cada mm2 es un buen dinero que hay que valorar.

Out-of-Order Engine y cachés: Zen 6c dispone de más recursos para mantener trabajo pendiente

El Out-of-Order Engine permite ejecutar instrucciones listas mientras otras esperan. Para hacerlo, el núcleo necesita registrar ese trabajo pendiente, conservar valores temporales y gestionar las operaciones que todavía no pueden completarse.

Aquí aparece una diferencia importante entre Zen 6 y Zen 6c. El segundo incorpora mayores Reorder Buffer, Integer Register File, Vector Scheduler y Load Queue: recursos para seguir instrucciones en vuelo, almacenar valores temporales, planificar operaciones vectoriales y mantener cargas pendientes. Y claro, la pregunta es ¿por qué el núcleo de “bajo consumo” y menor densidad tiene mayor número de recursos que el denso?

Pues porque Zen 6c tiene más capacidad en esas estructuras. Aunque AMD no lo ha especificado en las diapositivas, hay rumores, o quizás interpretaciones sobre esto, ya que esta distribución podría ser como una especialización entre núcleos.

Lo que se interpreta con ello es que Zen 6 estaría orientado a frecuencias elevadas, mientras Zen 6c dispondría de más margen para tolerar esperas por su mayor número de núcleos totales. Es una interpretación del diseño, no una garantía de superioridad para todos los programas y cargas, que está por ver.

Sea como fuere, en la caché L2, hay una mejora del caudal efectivo de lectura. Esto ayuda a suministrar datos al núcleo, aunque no implica que hayan mejorado en la misma proporción su capacidad o su latencia, también por demostrar entre ambos tipos de Cores.

La L3, por su parte, ofrece más capacidad por chiplet, acompañada de una mayor latencia, todo tiene un precio a pagar. Tener más datos cerca puede evitar accesos a la memoria principal, pero encontrarlos en esa caché también lleva tiempo. Por eso, valorar el resultado exige mirar tanto el espacio disponible como la velocidad de acceso.

Infinity Fabric, memoria y consumo: Venice amplía la infraestructura que alimenta los núcleos

Fuera del núcleo, Venice adopta un Split IOD Design, repartiendo la entrada/salida en dos chiplets, dos IOD. Cada uno de esos IOD incorpora ocho canales DDR5, formando un subsistema de 16 canales de memoria por socket, sencillamente brutal.

La comunicación utiliza Infinity Fabric de quinta generación y Elevated Fanout Bridges (EFB, acertamos de lleno hace dos años cuando lanzamos la hipótesis) puentes entre chiplets a los que AMD atribuye menor energía por bit transferido y menor latencia. También mejora Quality of Service (QoS) la gestión de prioridades, junto con la distribución del tráfico interno.

En memoria, la plataforma admite MRDIMM hasta 12.800 MT/s, con aproximadamente 1,6 TB/s de ancho de banda teórico por socket. La conectividad avanza a PCIe 6.0 y CXL 3.1, ampliando la comunicación con dispositivos y las posibilidades de expansión de memoria, así que las CPU son de lo más completo y las cifras ya rondan lo mareante.

AMD anuncia además cambios rápidos de Fabric P-state, los estados de funcionamiento de la interconexión, para mejorar la eficiencia. Las diapositivas enumeran Utilization Based Power Scaling (UBPS) y Unified Power Provisioning (UPP) como mecanismos de gestión energética de la plataforma, aunque no desarrollan su funcionamiento, y será interesante verlos funcionando para entender sus virtudes ante la falta de documentación técnica.

En seguridad, y ya para terminar, Venice incorpora una Root of Trust, o raíz de confianza, reforzada, junto con RSA de 4.096 bits y soporte Post-Quantum Cryptography (PQC). Estas características completan la arquitectura del SoC sobre la que trabajan los nuevos núcleos Zen 6 y Zen 6c, pero, ¿cómo se comparan realmente ambos tipos de núcleos?

Zen 6 frente a Zen 6c: el núcleo denso amplía recursos y puede rendir más a igual frecuencia

Hemos querido terminar este artículo de la arquitectura de Zen 6 con algo que creemos que es necesario: una comparativa breve sobre los datos de AMD para cada tipo de Core, puesto que como vimos fugazmente, el concepto se va poco a poco a lo que tiene Intel con los P-Core y E-Core.

La pregunta es ¿cuánto exactamente? Pues tenemos una idea aproximada de dichas diferencias, que, aunque compartan arquitectura general, se van distanciando. Zen 6c incorpora varias estructuras internas mayores que Zen 6. La variante densa amplía los recursos que permiten mantener instrucciones y accesos a memoria pendientes, a saber:

Esto le permite mantener más trabajo en vuelo, y también dispone de una L3 compartida mayor, aunque ambos diseños ofrecen 4 MB por núcleo. La contrapartida es su latencia: las mediciones que ya se están viendo sitúan a Zen 6 alrededor de 55 ciclos y a Zen 6c sobre los 66 ciclos.

¿Y qué ocurre al igualar la frecuencia? En las estimaciones de SPEC CPU 2026 con ambos procesadores a 4,1 GHz, Zen 6c aventaja aproximadamente a su hermano sobre un 7% al 8% en enteros y un 4% al 5% en coma flotante. Son resultados de esas pruebas y configuraciones, no una ventaja universal de IPC, que quede esto claro aunque esos 4,1 GHz sean muy definitorios de por sí.

En definitiva, aquí importa mirar el conjunto. Las estructuras internas y la mayor L3 pueden ayudar a reducir las esperas, por lo que no podemos atribuir toda la diferencia a un único recurso. En pruebas limitadas por el cálculo, ambos diseños muestran comportamientos muy similares a igual frecuencia.

Zen 6 conserva su baza en las frecuencias elevadas, Zen 6c puede hacer más trabajo por ciclo en determinados escenarios y obtiene muchos más núcleos totales, mientras Zen 6 compensa con más ciclos por segundo. Y hasta aquí la arquitectura Zen 6 para los EPYC 9006 Venice, falta conocer ahora cómo habrá aprovechado AMD la base para crear la variante para PC y portátiles gaming dentro de los Ryzen 11000, pero sin duda, pinta muy bien.