AMD Zen 6 presentará una nueva jerarquía de caché con 2 CCD optimizados para gaming, cada uno con 12 núcleos y hasta 288 MB de L3 gracias a la tecnología 3D V-Cache 3.0.

Una nueva filtración confirma lo que dijimos a principios del mes pasado con la nueva arquitectura de AMD. Las cifras de 144 MB para Zen 6 con 1 CCD y 288 MB para la variante de 2 CCD no son un simple aumento de caché, y aunque son noticia como tal, hay más de lo que hablar, porque realmente son una pista bastante clara de cómo AMD podría estar reorganizando la jerarquía de memoria cuando coinciden varios cambios a la vez. Es decir, un CCD de 12 Cores en PC, una L3 base de 48 MB, el uso de 3D V Cache 3.0 con 96 MB apilados por CCD, el salto al nodo N2P y la sustitución del SerDes por Infinity Fan Out. ¿Se puede pedir más? Bueno, vamos a lanzar dos hipótesis que le pueden complicar la vida a Intel Nova Lake.

El punto de partida es sencillo, porque cada CCD tendría 48 MB de L3 “plana”. Sobre ella se apilarían 96 MB adicionales, lo que da 144 MB efectivos por CCD. Si el diseño escala a dos CCD idénticos, el resultado son 288 MB, fácil y sencillo de comprender, pero… Hay que hablar de la jerarquía que podríamos ver en la arquitectura general.

AMD Zen 6: hasta 2 CCD, 48 MB de L3 por cada uno, 144 MB en total en configuración single, 288 MB en Dual CCD, y ¿nueva actualización en L2?

Teniendo en cuenta lo dicho y gracias a la filtración de hoy por parte de HXL, partir de ahí, la discusión ya no va de números en LLC, sino de cómo se ajustan L1 y L2 en un contexto donde el acceso a L3 es más rápido, la SRAM es más densa y hay más Cores compartiendo recursos, porque cambios debe de haber en principio. Hay 4 factores clave que condicionan cualquier decisión a este respecto que debemos valorar a modo de pura especulación, pero que están sobre la mesa a raíz de los datos de Zen 6, sus CCD, sus 12 Cores por cada uno de ellos y sus 144 MB y 288 MB.

El primero es la latencia real. Infinity Fan-Out reducirá la latencia y el coste energético de moverse fuera del CCD y hacia los Cores, especialmente hacia la L3 y entre bloques del propio CCD. Sin embargo, L1 y L2 están dentro del propio núcleo. La interconexión no acelera L1 ni L2, solo abarata llegar a L3. Por tanto, una interconexión más rápida no implica automáticamente que tenga sentido inflar caché privada, al menos, como primera hipótesis de lo que hará AMD.

El segundo factor e hipótesis es el reparto de L3 por Core. Con 12 Cores y 48 MB de L3 base, cada Core “dispone” de 4 MB, exactamente lo mismo que en un CCD clásico de 8 Cores con 32 MB. Desde el punto de vista de capacidad, Zen 6 no está peor que generaciones anteriores. El problema potencial no es falta de L3, sino aumento de tráfico y de presión de coherencia al haber más Cores activos.

El N2P de TSMC a escena con su aumento impresionante en la SRAM

El tercer factor como tercera hipótesis es el nodo N2P. La mejora en densidad de SRAM reduce el área por bit y el coste energético de grandes bloques de caché. Esto da margen de diseño, pero no obliga a usarlo en L1 o L2. Ese “presupuesto de silicio” del que dispone AMD también puede destinarse a más buffers, colas, lógica de ejecución o incluso a facilitar el apilado de la L3 con la nueva estructura que, en principio, llegará.

El cuarto factor, enlazando con el tercero, es el papel de la nueva e hipotética 3D V-Cache 3.0. Con 96 MB apilados por CCD, la L3 deja de ser solo un último nivel compartido y pasa a actuar como un enorme amortiguador frente a memoria externa en mayor medida de lo que lo es con Zen 5. Eso reduce el impacto de muchos misses que antes acababan en DRAM y, con una interconexión más rápida, hace que la penalización de ir a L3 sea menor que nunca.

Con estos 4 puntos claros, se abren dos variantes de diseño plausibles en base a estas cuatro mejoras hipotéticas y que no estamos dando por hechas, pese a que hay múltiples rumores de que así serán, pero conviene aclarar esto antes de introducirnos en los dos diseños en cuanto a jerarquías de caché para Zen 6.

Las opciones de AMD para frenar el golpe de Intel con Nova Lake y compensar la arquitectura Zen 6 y su nuevo bus de interconexión e IOD

La primera hipótesis es la conservadora. AMD mantiene L1 exactamente igual que en Zen 5, después del salto ya realizado en L1D, y mantiene también L2. Todo el aumento de capacidad se concentra en la L3, tanto en su base de 48 MB como en el apilado de 96 MB. Infinity Fan-Out reduce la latencia de acceso a esa L3 masiva y la 3D V-Cache 3.0 absorbe la mayoría de accesos que antes iban a memoria DRAM. El resultado es un Core con latencias muy estables, fácil de escalar en frecuencia y extremadamente fuerte en cargas sensibles a caché, especialmente gaming. Este escenario daría como resultado un salto en MHz más amplio que el escenario dos que vamos a ver ahora.

La segunda variante introduce un ajuste fino. L1 se mantiene intacta, pero AMD aprovecha el margen de N2P para aumentar L2. No por latencia, sino por tráfico. Con 12 Cores accediendo a la L3, incluso una L3 muy grande puede sufrir más “ruido” de coherencia. Una L2 algo mayor reduce accesos a L3, suaviza la presión interna y mejora el rendimiento sostenido por Core. En este escenario, la L3 de 144 MB / 288 MB sigue siendo la protagonista, pero la L2 actúa como un filtro más eficaz antes de llegar a ella.

¿Qué camino cogerá AMD? ¿Empujará al límite o serán conservadora?

La interconexión más rápida no obliga a este segundo enfoque, y de hecho puede reducir su beneficio marginal, ya que ir a L3 es menos costoso que antes. Por eso la decisión no es automática ni evidente, dependerá de las mejoras generales del Front-End y Back-End. El problema es que esto perjudicaría a la escalabilidad de la frecuencia en mayor medida frente a la hipótesis 1.

Por lo tanto, con Zen 6 AMD puede permitirse ambas estrategias sin romper el equilibrio de la arquitectura, CCD, Cores y Caché. Si prioriza latencia mínima y frecuencia, mantendrá L1 y L2 y dejará que la L3 de 144 MB por CCD haga el trabajo pesado. Si prioriza equilibrio y rendimiento sostenido con más Cores por CCD, la L1 seguirá igual y la L2 será la única candidata real a crecer con la L3.

En ambos casos, estas cifras dejan claro que la caché vertical ya no es un añadido puntual, sino una pieza estructural de las arquitecturas Zen que vendrán en el futuro y que ya tratamos en filtraciones anteriores. ¿Cuál crees que será el camino que escogerá AMD aquí?