Lo que Intel ha mostrado a través de IFS en la red social X no es un anuncio de un producto concreto, ni una promesa con fechas o cifras de rendimiento, y en cambio, es totalmente disruptivo y está siendo pasado por alto. Es, por entender lo que vamos a explicar a continuación, un mensaje de arquitectura, de cómo quieren escalar el cómputo en CPU y aceleradores cuando un único die ya no puede crecer más. Y aquí el núcleo del discurso gira alrededor de 2 ideas muy visibles en pantalla: la escalabilidad de más de 12x frente al límite de la retícula actual y la aparición de Intel 18A-PT como Compute Base Die con BSDPN por primera vez en la historia.

La lucha de IFS con TSMC está en todo lo alto, y aunque hemos hablado muchas veces de cómo todo está virando a aumentar el límite de las retículas para poder crear un "SoW" tipo Cerebras, pero con memoria, Tiles e interconexión de altísima velocidad, lo que añade complejidad, sin duda, frente a lo que han presentado los de Taiwán brevemente, Intel parece ahora por delante.

El futuro del multichip para SoW: Intel Compute Base Die, 12X en retícula e Intel 18A-PT con BSDPN

Si lo que acabas de leer te parece un idioma diferente, siento decirte que, aunque vamos a desgranar todo, tenemos que dar por sentado ciertos conocimientos mínimos, aunque intentaremos aterrizarlo todo para que, al menos, tengas una idea general de lo que puedes ver arriba en forma de vídeo directo desde IFS.

Si nos fijamos en el diagrama, Intel está diciendo que el tamaño deja de ser un problema “litográfico” y pasa a ser un problema “de integración”. Por eso plantan el lema “>12x Reticle Scalability” como bandera y lo acompañan con bloques y enlaces que refuerzan la idea: el límite físico de una retícula ya no define el límite del producto final, porque ese producto se construye sumando tiles y memoria en un paquete que crece por modularidad.

Esto quiere decir que escalar la retícula es el presente y el futuro inmediato de los chips para lograr escalabilidad a nivel de oblea, que es hacia donde vira el sector, y claro, el sistema con Tiles y Base Tile amplía el horizonte a niveles que destrozan la imaginación. Piénsalo, ¿cuántas posibilidades de diseño podemos hacer con este sistema? Es como un "LEGO para diseñadores de arquitecturas", el límite es la imaginación prácticamente, simplemente brutal.

Intel 18A-PT, sí, de nuevo, acertamos: la entrega trasera de energía se mueve a los Base Tile para denominarlos como Compute Base Die

La pieza que permite articular esa modularidad es el Compute Base Die etiquetado explícitamente como Intel 18A-PT. Y aquí hay un matiz importante: en el vídeo no lo presentan como un simple “Base Tile” genérico como tenemos desde Meteor Lake, sino como una base de cómputo con nombre propio, y además con un mensaje asociado igual de directo: “First base die with backside power, increasing logic density and power reliability.”

Traducido a lo que vemos, la base no está ahí solo para sujetar, sino para ordenar la distribución eléctrica y el apilado. La alimentación por la parte trasera (Backside Delivery Power Network) se convierte en una condición de diseño para que el conjunto sea más denso y, sobre todo, más fiable en cómo llega la energía a los bloques superiores.

Si Intel 3 fue el nodo modificado con su PDK específico para los Base Tile actuales, con otra litografía final para abaratar costes, ahora parece que Intel acerca el nombre y marketing a la realidad litográfica, porque Intel 18A-PT con BSDPN debe de situarse muy cerca de Intel 18A y 18A-P en términos de Pitch Gate real, lo cual, deja todavía mejor sabor de boca, y eso no es todo.

EMIB-T a escena con nuevas TSV para conectar el futuro de la memoria con HBM5

A partir de ese “suelo” (Intel 18A-PT), Intel coloca las autopistas de interconexión que permiten que el paquete crezca sin romperse en el intento. El vídeo subraya EMIB-T como evolución de EMIB y lo define con otra frase muy concreta: “Next-gen EMIB adds TSVs for higher bandwidth and larger tile integration.”

Aquí lo relevante es lo que Intel decide destacar: TSV dentro del bridge para subir el ancho de banda y para integrar tiles más grandes. En el diagrama, EMIB-T aparece repetido como si fuese el pegamento estructural del conjunto, es decir, no solo va a conectar la memoria con los diez, sino que hará lo propio entre ellos.

Esto significa que es una conexión estructural para cualquier chip en el sustrato, conecta a todo con todos: Compute Base Die con el resto de CBD, así como HBM5 con estos.

La única excepción es, lógicamente, la imposibilidad de conectar memoria con memoria, por la coherencia, al menos, hasta que llegue la versión con procesamiento en ella a lo PIM (Samsung está terminando su HBM-PIM).

Igualmente, con el cómputo modular ya montado, la memoria pasa a ser parte del mismo argumento, y por eso vemos HBM5 etiquetado directamente sobre los stacks. No hay capacidad, no hay GB, no hay ancho de banda en cifras. Además, el vídeo coloca enlaces etiquetados como UCIe-A en el sustrato de la memoria, reforzando la lectura de un sistema multichip que necesita un lenguaje común de interconexión para que todo escale. Por lo tanto, el sistema, a falta de las HBM-PIM, es totalmente coherente y transparente, no solo en el acelerador o CPU de turno, sino con el resto que esté en el rack.

Apilamiento 3D real en todas sus partes y cómputos: Intel va por delante

Y ese es el hilo que une el resto de mensajes que aparecen en pantalla, es decir, Foveros Direct 3D, HBM Protocol Support y High-Performance Top Die: cada bloque suma en la misma dirección, apilar, conectar y escalar. Eso sí, sin fechas, sin porcentajes, sin promesas medibles, pero con una idea muy nítida: el futuro que Intel vende aquí es el de un “acelerador de alta computación a base de paquetes” donde el retículo deja de mandar y el diseño pasa a depender de cómo construimos la base (Intel 18A-PT), cómo unimos los Tiles (EMIB-T) y qué memoria ponemos al lado (HBM5).

¿El coste? Inasumible para la mayoría de empresas. Lo que acabamos de ver no solamente es una declaración de intenciones para poner encima de la mesa que están por delante de TSMC en términos generales, sino que es un escaparate para las 7 magníficas, que buscan escalar sus sistemas de IA del silicio base en oblea, a un sistema en oblea completo y funcional.

En definitiva, en el futuro más cercano, este tipo de tecnologías llegará a PC, portátiles y un poco más tarde en consolas, seguramente, para finales de esta década o principio de la siguiente, a menor coste y escala, es cierto, pero es la base sobre la que veremos construidas las nuevas CPU y GPU de los azules para consumo.