Samsung y SK Hynix divergen en sus estrategias para la DRAM de 7ª generación, debatiendo entre aumentar la altura o la densidad plana para superar los límites de los 10 nm.

Samsung y SK Hynix están preparando dos caminos muy distintos para llevar la altura de la DRAM más allá de sus límites actuales. El salto clave está en la DRAM de 7ª generación, conocida como 1d, ya dentro de procesos por debajo de 10 nm. Hasta ahora se podía seguir afinando la estructura clásica, pero en esta nueva fase ya no basta con hacer todo un poco más pequeño: hay que tocar la arquitectura de la memoria.

La gracia del tema está en que Samsung mira hacia arriba y SK Hynix intenta apretar todavía más el diseño plano. Mismo problema, soluciones bastante diferentes. La pregunta es, ¿quién se va a hacer con el dominio de la próxima década en plena crisis de la memoria?

Samsung apuesta por la DRAM ganando altura vertical a base de capas en un nuevo tipo de apilado

Samsung está investigando una DRAM vertical apilada de 16 capas, llamada 16-tier VS-DRAM. La idea es sencilla de entender: en vez de seguir ocupando más superficie en horizontal, las celdas de memoria se apilan hacia arriba, como si pasáramos de construir casas bajas a levantar un bloque de pisos. Con eso se busca mejorar la eficiencia de área, algo clave cuando cada nanómetro cuenta.

Para hacerlo, Samsung estudia llevar a la DRAM la tecnología GAA (Gate-All-Around), sí, como las CPU actuales TOP. En corto, GAA consiste en que la puerta del transistor rodea el canal por los 4 lados, lo que permite controlar mejor el paso de corriente y reducir fugas. Esta tecnología ya se introdujo antes en procesos lógicos avanzados de 3 nm o inferiores, pero meterla en DRAM es bastante más puñetero.

La razón está en la propia estructura de la DRAM. Cada celda usa 1T1C, es decir, 1 transistor y 1 condensador. El transistor controla el acceso y el condensador almacena la carga eléctrica. En una celda cada vez más pequeña, meter un transistor GAA y además un condensador con capacidad suficiente no es precisamente fácil. Por eso Samsung también trabaja con POC (Peri-on-Cell), una estructura donde los circuitos quedan debajo y las celdas encima, algo parecido en concepto al COP usado en NAND Flash.

SK Hynix le lleva la contraria a su rival y optará por la compactación

SK Hynix va por otro lado, ya que su apuesta es una DRAM 4F² Vertical Gate, una arquitectura que reduce el área de cada celda más de un 30% frente a la estructura 6F². Dicho simple: intenta meter más memoria en menos espacio sin dar todavía el salto completo a una DRAM vertical apilada como la de Samsung.

Ese camino también tiene sus problemas, porque al estrechar tanto las celdas aparece más ruido por interferencias, conocido como coupling noise. Para reducirlo, SK Hynix aplicaría BLS (Bitline Shielding), que actúa como blindaje en las líneas de bits. También usaría Shared BG (Shared Back Gate), una técnica para mejorar el control del voltaje umbral del transistor.

Además, SK Hynix estudia el die thinning, que consiste en adelgazar el chip. Esto tendría sentido pensando en futuras estructuras con bonding de oblea a oblea, donde se unen capas o wafers para avanzar hacia diseños más complejos.

Lo que sabemos, más allá de lo filtrado Samsung y SK Hynix mostrarán estos avances en altura para la DRAM en el VLSI Symposium de 2026. Una apuesta busca ganar altura con 16 capas, GAA y POC. La otra intenta exprimir la densidad plana con 4F², BLS, Shared BG y die thinning. La batalla de la DRAM ya no va solo de nanómetros, sino de decidir qué arquitectura aguanta mejor el siguiente salto.